TSMC: N2 للبدء فقط باستخدام GAAFETs ، ثم أضف توزيع الطاقة الخلفية لاحقًا
عندما عرضت TSMC في البداية تقنية المعالجة N2 (فئة 2 نانومتر) في وقت سابق من هذا الشهر ، أوضحت الشركة كيف سيتم بناء العقدة الجديدة بناءً على تقنيتين جديدتين للتصنيع: الباب في كل مكان وقضبان الطاقة الخلفية . ولكن ، كما تعلمنا منذ ذلك الحين في الندوة الأوروبية التي عقدت الأسبوع الماضي ، فإن خطط TSMC أكثر دقة قليلاً مما تم الإعلان عنها في البداية. على عكس بعض منافسيهم ، لن يقوم TSMC بتنفيذ كلتا التقنيتين في الإصدار الأولي لعقدة N2 الخاصة بهم. بدلاً من ذلك ، لن ينفذ التكرار الأول لـ N2 سوى الترانزستورات في جميع أنحاء البوابة ، مع تغذية خلفية تأتي بإصدار لاحق من العقدة.
حتى الآن ، ذكر TSMC سمتين مميزتين لـ N2: الترانزستورات الشاملة للبوابة النانوية (GAA) وقضبان الطاقة الخلفية. تتمتع ترانزستورات GAA بميزتين فريدتين عن FinFET: فهي تحل العديد من المشكلات المتعلقة بتيار التسرب نظرًا لأن قنوات GAAFET أفقية ومحاطة بالبوابات من الجوانب الأربعة. وفي الوقت نفسه ، حسّن سكة الطاقة الخلفية من توصيل الطاقة إلى الترانزستورات ، مما أدى إلى زيادة الأداء وتقليل استهلاك الطاقة.
ولكن ، كما اتضح ، لا تخطط TSMC للبدء بترانزستورات GAA ذات الصفيحة النانوية وقضبان الطاقة الخلفية في الجيل الأولي من تقنية معالجة N2 الخاصة بها. كما كشفت الشركة الأسبوع الماضي في ندوتها الأوروبية ، فإن الجيل الأول N2 سيحتوي فقط على ترانزستورات شاملة البوابة. من ناحية أخرى ، سيأتي تسليم التغذية الخلفية لاحقًا مع تطبيقات أكثر تقدمًا لـ N2.
في هذه المرحلة ، لم تقل الشركة الكثير عن سبب عدم طرحها لتوصيل الطاقة الخلفية كجزء من عقدة L2 الأولية. ولكن ، أثناء مناقشة التشعب ، أشار TSMC إلى أن توصيل الطاقة من الجهة الخلفية سيضيف في النهاية خطوات عملية إضافية ، والتي تحاول الشركة على ما يبدو تجنبها في أول محاولة لها مع GAAFETs.
قد يفسر نقص مصدر الطاقة في الإصدار الأصلي من تقنية تصنيع N2 تحسنًا متوسطًا إلى حد ما في أداء N2 مقارنة بعقدة N3E. بينما بالنسبة للحوسبة عالية الأداء (وحدات المعالجة المركزية ، والمسرعات ، وما إلى ذلك) ، فإن تحسين الأداء بنسبة 10٪ إلى 15٪ بنفس القوة والتعقيد لا يبدو مثيرًا للإعجاب ، ويبدو انخفاض الطاقة بنسبة 25٪ إلى 30٪ بنفس السرعة والتعقيد. ليكون جيدًا جدًا لتطبيقات الأجهزة المحمولة.
الإعلان عن تحسينات PPA لتقنيات العمليات الجديدة التي تم الإعلان عنها في المكالمات الجماعية والأحداث والمؤتمرات الصحفية والبيانات الصحفية TSMC N5 عكس N7 N3 عكس N5 N3E عكس N5 N2 عكس N3E السلطة -30٪ -25-30٪ -34٪ -25-30٪ أداء + 15٪ + 10-15٪ + 18٪ + 10-15٪ كثافة الرقاقة * ؟ ؟ ~ 1.3 مرة > 1.1X الحجم تصنيع الربع الثاني 2022 النصف الثاني 2022 الربع الثاني / الربع الثالث 2023 S2 2025* تعكس كثافة الرقاقة المنشورة بواسطة TSMC كثافة رقاقة "مختلطة" تبلغ 50٪ منطقي و 30٪ SRAM و 20٪ تناظري.
بالنظر إلى أن TSMC تقدم دائمًا إصدارات عديدة من عقدها ، فإن وجود العديد من المتغيرات المخططة لـ TSMC لـ N2 ليس مفاجئًا. ومع ذلك ، من الغريب بعض الشيء أن نرى أن TSMC تستغرق شوطًا طويلاً لتوصيل الطاقة من الخلف.
مقارنة بالمنافسة وعلى النقيض منها ، سينتهي الأمر بـ ...
عندما عرضت TSMC في البداية تقنية المعالجة N2 (فئة 2 نانومتر) في وقت سابق من هذا الشهر ، أوضحت الشركة كيف سيتم بناء العقدة الجديدة بناءً على تقنيتين جديدتين للتصنيع: الباب في كل مكان وقضبان الطاقة الخلفية . ولكن ، كما تعلمنا منذ ذلك الحين في الندوة الأوروبية التي عقدت الأسبوع الماضي ، فإن خطط TSMC أكثر دقة قليلاً مما تم الإعلان عنها في البداية. على عكس بعض منافسيهم ، لن يقوم TSMC بتنفيذ كلتا التقنيتين في الإصدار الأولي لعقدة N2 الخاصة بهم. بدلاً من ذلك ، لن ينفذ التكرار الأول لـ N2 سوى الترانزستورات في جميع أنحاء البوابة ، مع تغذية خلفية تأتي بإصدار لاحق من العقدة.
حتى الآن ، ذكر TSMC سمتين مميزتين لـ N2: الترانزستورات الشاملة للبوابة النانوية (GAA) وقضبان الطاقة الخلفية. تتمتع ترانزستورات GAA بميزتين فريدتين عن FinFET: فهي تحل العديد من المشكلات المتعلقة بتيار التسرب نظرًا لأن قنوات GAAFET أفقية ومحاطة بالبوابات من الجوانب الأربعة. وفي الوقت نفسه ، حسّن سكة الطاقة الخلفية من توصيل الطاقة إلى الترانزستورات ، مما أدى إلى زيادة الأداء وتقليل استهلاك الطاقة.
ولكن ، كما اتضح ، لا تخطط TSMC للبدء بترانزستورات GAA ذات الصفيحة النانوية وقضبان الطاقة الخلفية في الجيل الأولي من تقنية معالجة N2 الخاصة بها. كما كشفت الشركة الأسبوع الماضي في ندوتها الأوروبية ، فإن الجيل الأول N2 سيحتوي فقط على ترانزستورات شاملة البوابة. من ناحية أخرى ، سيأتي تسليم التغذية الخلفية لاحقًا مع تطبيقات أكثر تقدمًا لـ N2.
في هذه المرحلة ، لم تقل الشركة الكثير عن سبب عدم طرحها لتوصيل الطاقة الخلفية كجزء من عقدة L2 الأولية. ولكن ، أثناء مناقشة التشعب ، أشار TSMC إلى أن توصيل الطاقة من الجهة الخلفية سيضيف في النهاية خطوات عملية إضافية ، والتي تحاول الشركة على ما يبدو تجنبها في أول محاولة لها مع GAAFETs.
قد يفسر نقص مصدر الطاقة في الإصدار الأصلي من تقنية تصنيع N2 تحسنًا متوسطًا إلى حد ما في أداء N2 مقارنة بعقدة N3E. بينما بالنسبة للحوسبة عالية الأداء (وحدات المعالجة المركزية ، والمسرعات ، وما إلى ذلك) ، فإن تحسين الأداء بنسبة 10٪ إلى 15٪ بنفس القوة والتعقيد لا يبدو مثيرًا للإعجاب ، ويبدو انخفاض الطاقة بنسبة 25٪ إلى 30٪ بنفس السرعة والتعقيد. ليكون جيدًا جدًا لتطبيقات الأجهزة المحمولة.
الإعلان عن تحسينات PPA لتقنيات العمليات الجديدة التي تم الإعلان عنها في المكالمات الجماعية والأحداث والمؤتمرات الصحفية والبيانات الصحفية TSMC N5 عكس N7 N3 عكس N5 N3E عكس N5 N2 عكس N3E السلطة -30٪ -25-30٪ -34٪ -25-30٪ أداء + 15٪ + 10-15٪ + 18٪ + 10-15٪ كثافة الرقاقة * ؟ ؟ ~ 1.3 مرة > 1.1X الحجم تصنيع الربع الثاني 2022 النصف الثاني 2022 الربع الثاني / الربع الثالث 2023 S2 2025* تعكس كثافة الرقاقة المنشورة بواسطة TSMC كثافة رقاقة "مختلطة" تبلغ 50٪ منطقي و 30٪ SRAM و 20٪ تناظري.
بالنظر إلى أن TSMC تقدم دائمًا إصدارات عديدة من عقدها ، فإن وجود العديد من المتغيرات المخططة لـ TSMC لـ N2 ليس مفاجئًا. ومع ذلك ، من الغريب بعض الشيء أن نرى أن TSMC تستغرق شوطًا طويلاً لتوصيل الطاقة من الخلف.
مقارنة بالمنافسة وعلى النقيض منها ، سينتهي الأمر بـ ...
What's Your Reaction?
